UNIDAD DE ADQUISICIÓN (cont.)

En esta publicación comentaremos los cambios realizados en la unidad de adquisición, así como su prueba conjunta con la BRAM.

CAMBIOS EN LA UNIDAD DE ADQUISICIÓN

Inicialmente se había realizado el modelo del ADC para un reloj de 25 MHz, cuando el ADC real trabaja como máximo a 20 MHz. Para la solución de este problema se planteaban dos posibles soluciones: introducir un bloque “gestor de reloj digital” (DCM) que generara una señal de 20 MHz o cambiar el divisor de frecuencia 1/2 por otro 1/10 (la implementación del divisor de frecuencia no aconseja la elección de un divisor 1/5, ya que al ser impar el número de ciclos de 10 ns necesarios para hacer un ciclo de 50 ns, el cambio de nivel alto a bajo debería hacerse por flanco descendente; además entre 5 y 10 MHz no llega a haber un orden de magnitud y al ser ésta una aplicación didáctica podemos permitirnos la consecuente pérdida de calidad del osciloscopio). Finalmente se optó por esta última opción por ser la más sencilla, aunque no se descarta la anterior si una vez terminado el proyecto sobra tiempo. Además se introdujo un contador en la unidad de control de esta unidad para mantener las señales necesarias para controlar el ADC activas durante 10 ciclos, ya que la UC trabaja con el reloj de 50 MHz y el ADC con el de 5 MHz.

En esta imagen puede verse un extracto de la simulación del ADC donde vemos un ciclo de muestreo:

Puede apreciarse además en las gráficas que se muestran a continuación que el tiempo total de operación, comprendido entre las activaciones de las señales “inicio_adq” y “fin_adq” se ve incrementado al hacerlo el período del reloj del ADC. Finalmente el período de muestreo es 4 μs (como es lógico resulta ser 4 veces el obtenido en simulaciones anteriores, dado que la nueva frecuencia de reloj es un cuarto de la anterior) y el tiempo total de operación es 2.564 ms, tiempos que no se ciñen a los estimados al inicio de este proyecto pues los cálculos se habían realizado con el reloj de 20MHz, pero por otra parte no se salen de las restricciones de tiempo real (el tiempo total de operación).

PRUEBA DE LA UNIDAD DE ADQUISICIÓN CON LA BRAM

Para la simulación conjunta de estos dos bloques, se han interconectado dentro de otro bloque. Aunque las simulaciones vistas arriba también se han realizado conjuntamente con la BRAM, ahora comentaremos sus implicaciones:

En la figura, se realiza dos veces la simulación y en la segunda el ADC vuelve a escribir los mismos datos (ya que se reinicializa, no así la BRAM), realizándose lecturas previas al establecer la dirección, pudiendo observarse los resultados esperados.